В текстовом описании на языке Verilog представлены два процедурных блока. Для каждого процедурного блока определите сколько будет синтезировано триггеров и нарисуйте синтезированную структуру
module labT (di1, di2, clk, do1, do2);
input clk, di1, di2;
output reg do1, do2;
reg tmp1, tmp2;
always @(posedge clk)
begin
tmp1 = di1;
do1 = tmp1;
end
always @(posedge clk)
begin
tmp2 <= di2;
do2 <= tmp2;
end
endmodule

Другие предметы Университет Синтез цифровых устройств на языке Verilog дискретные устройства Verilog синтез триггеров процедурные блоки синтезированная структура модуль labT clk do1 do2 tmp1 tmp2 входные сигналы выходные сигналы